电子展|AI浪潮推升先进封装需求，国产替代全面推进

1. 电子展浅谈AI 浪潮推升先进封装需求，国内厂商占比持续提高

先进封装可以实现芯片高密度集成，高速互联。半导体封装，即将通过测试的晶圆按照产品型号及功能需求加工得到独立芯片的过程，是半导体制造的关键环节。封装不仅能从机械、热和环境方面保护芯片，还能促进可靠的芯片间通信、供电，提供稳定的测试和系统集成平台。半导体封装的主要作用是电气连接和保护半导体芯片免受元件影响。封装技术将芯片用绝缘的塑料或陶瓷材料打包，以防止空气中的杂质对芯片电路的腐蚀而造成电气性能下降。另外，封装还可以实现从芯片到系统之间的电气和机械连接，为芯片提供信号的输入和输出通路 同时将芯片可靠地连接至系统，以确保使用时芯片和系统之间连接良好。

半导体封装一般分为传统封装和先进封装，其中传统封装主要是指将晶圆切割为晶粒（Die）后，使晶粒贴合到相应的基板架的小岛（LeadframePad）上，再利用导线将晶片的接合焊盘与基板的引脚相连（WireBond），实现电气连接，用外壳加以保护（Mold，或 Encapsulation）。主要包含 DIP、SOP、TO、QFP、DFN、BGA 等封装形式。封装形式主要是利用引线框架作为载体，采用引线键合互连的形式。

先进封装一般指将不同系统集成到同一封装内以实现更高效系统效率的封装技术，是对应于先进晶圆制程而衍生出来的概念，先进封装能够实现芯片的整体性能（包括传输速度、运算速度等）的提升，相对轻松地实现芯片的高密度集成、体积的微型化和更低的成本。因此先 进封装在提高芯片集成度、缩短芯片距离、加快芯片间电气连接速度以及性能优化的过程中扮演了重要角色。先进封装主要包括倒装（FlipChip），凸块（Bumping），晶圆级封装 （Waferlevelpackage），2.5D 封装（interposer，RDL 等），3D 封装（TSV）等封装技术。

封装技术发展历史：从传统封装到先进封装

封装技术一个简化的演变过程是：DIP>QFP>BGA>POP/SiP>WLP。从发展历史来看，半导体封装技术的发展趋势可以归纳为有线连接到无线连接，芯片级封装到晶圆级封装，二维封装到三 维封装。由于封装技术需要满足电子产品小型化、轻量化、高性能等需求，因此，封装技术未来发展趋势是高密度、高脚位、薄型化、小型化。具体划分可以将封装技术分为引线键合、 倒装、晶圆级封装、2.5D封装和 3D 封装。

引线键合（WireBonding）：开发在 20 世纪 50 年代，至今仍在使用，它是一种互连技术，引线键合的连接方式是将芯片的正面朝上，通过引线(包括铝、铜、银、金线)将芯片与线路板连接。使用焊球和细金属线将印刷电路板(PCB)连接到芯片（包含集成电路的硅方块）。目前，引线键合技术因成本相对低廉，仍是主流的封装互联技术，但它不适合对高密度、高频有要 求的产品。目前引线键合广泛应用于集成电路、LED 灯、功率模块、传感器等领域。常用的引线键合方式有 3 种，分别是热压键合、超声键合和热声键合。热压键合焊是利用加 压和加热的方法，使得金属丝与焊区接触面的原子间达到原子间的引力范围，从而达到键合的目的，常用于金丝的键合。超声键合焊是利用超声波（60～120kHz）发生器使劈刀发生水 平弹性振动，同时施加向下的压力，使得劈刀在这两种力的作用下带动引线在焊区金属表面 迅速摩擦，引线受能量作用发生塑性变形，与键合区紧密接触而完成焊接，常用于铝丝的键合。热声键合焊主要用于金丝和铜丝的键合。它也采用超声波能量，但是与超声键合焊不同的是键合时要提供外加热源，键合丝线不需要磨蚀掉表面氧化层。外加热量的目的是激活材料的能级，促进两种金属的有效连接以及金属间化合物的扩散和生长。

倒装（Flip Chip）：倒装芯片技术起源于 IBM，IBM 公司在 1960 年研制开发出在芯片上制作凸点的倒装芯片焊接工艺。它使用面朝下的芯片，其整个表面区域用于通过将PCB与芯片粘 合的焊料“凸块”进行互连。随着倒装技术的成熟应用，目前全世界的倒装芯片消耗量超过年 60万片，且以约50%的速度增长，3%的晶圆封装用于倒装芯片凸点技术，几年后可望超过20%。倒装芯片元件主要用于半导体设备，无源滤波器、探测天线、存储器装备也开始使用倒装芯片技术 倒装芯片具有小尺寸、功能增强、性能增加、可靠性提高低成本等优点，但倒装凸点芯片适应性有限，由于芯片与基底之间的底部填充材料使连接抵抗热疲劳的性能显著提高，如果没有底部填充，则热疲劳将是倒装芯片主要的可靠性问题。

晶圆级封装（Wafer Level Packaging）：晶圆级封装技术源自于倒装芯片，晶圆级封装的开发主要是由集成器件制造厂家（IBM）率先启动。传统封装首先将硅晶圆“切割”成单独的芯 片，然后将芯片附着到 PCB上并建立电气连接，而晶圆级封装则直接在晶圆上进行大多数或是全部的封装测试程序，之后再进行切割(singulation)制成单颗组件。而重新分配 (redistribution)与凸块(bumping)技术为其 I/O 绕线的一般选择。WLP的主要应用范围为 Analog IC(累比 IC)、PA/RF(手机放大器与前端模块)与 CIS(CMOS Image Sensor)等各式半 导体产品，部分 NOR Flash/SRAM 也采用 WLP 封装。一般的 WLP 技术有两种类型：“扇入式”（Fan-in）和“扇出式”（Fan-out）晶圆级封装。扇入型（Fan-In）将整片晶圆芯片进行封装测试，之后再切割成单颗芯片，封装尺寸与芯片尺 寸大小相同。扇出型（Fan-out）初始用于将独立的裸片重新组装或重新配置到晶圆工艺中， 并以此为基础，通过批量处理、构建和金属化结构，如传统的扇入式 WLP 后端处理，以形成封装。扇出式 WLP 可根据工艺过程分为芯片先上（Die First）和芯片后上（Die Last）, 芯片先上工艺，简单地说就是先把芯片放上，再做布线（RDL），芯片后上就是先做布线，测 试合格的单元再把芯片放上去，芯片后上工艺的优点就是可以提高合格芯片的利用率以提高 成品率，但工艺相对复杂。

2.5D 封装：2008 年，赛灵思将其大型 FPGA 划分为四个良率更高的较小芯片，并将这些芯片 连接到硅中介层，2.5D 封装由此诞生，并广泛用于高带宽内存（HBM）处理器集成。2.5D 封装通常将两个或多个芯片并排放置，并通过中介层将一个芯片连接到另一个芯片，该技术 需要精确控制中介层的制作和芯片的放置精度，以确保连接的可靠性和稳定性。借助 2.5D 先 进封装技术，把内存，GPU 和 I/O 集成在一块基板上，拉近它们与处理器的距离，提升传输带宽，不仅可以节省能耗与成本，还可以提升计算效率。借助硅中阶层和 TSV 技术，采用先 进封装的芯片之间能产生更快的数据输入和输出。根据估计，使用先进封装技术封装的应用 处理器和存储器芯片将减少约 30％或 40％的面积，传输速度比使用旧技术封装的芯片快两 到三倍，可节省高达 40％或更多的功耗。其中有两个关键技术要为我们所熟知。（1）硅通孔技术(TSV-Through Silicon Via)：它是一项高密度封装技术，正在逐渐取代目前工艺比较成熟的引线键合技术，被认为是第四代封 装技术。TSV 技术通过铜、钨、多晶硅等导电物质的填充，实现硅通孔的垂直电气互连。（2）硅中介层（Silicon Interposer)：中介层是一种由硅和有机材料制成的硅基板，是先进封装 中多芯片模块传递电信号的管道。一层薄薄的中介层被加入基底和 Die 之间，起到承上启下 的作用；借助硅中介四通八达的通道，多个 Die 可以自由地组合在一起，就像一个巨型的地 下交通枢纽。

3D：3D 集成技术作为 2010 年以来得到重点关注和广泛应用的封装技术，它起源于快闪存储 器(NOR/NAND)及 SDRAM 的叠层封装，可以实现不同类型芯片的异质集成，目前在存储芯片上已有较多应用。3D 封装的原理是在芯片制作电晶体（CMOS）结构，并且直接使用硅穿孔来连结上下不同芯片的电子讯号，以直接将记忆体或其他芯片垂直堆叠在上面。此项封装很大的技术挑战是，要在芯片内直接制作硅穿孔困难度非常高。由于3D封装在单个封装内垂直堆叠半导体元件，因此具有尺寸小、重量轻等优点.目前3D堆叠封装技术已进入 AI/ML、HPC、数据中心、CIS、MEMS/传感器领域。近二十年来，3D 封装沿着封装堆叠及 IC裸芯片焊接（键合）技术方向经历了三个重要的技术工艺阶段：丝焊技术工艺、倒装芯片技术工艺和通孔技术工艺，其中通孔技术工艺中的 TSV 技术被称为第四代封装技术。3D 集成技术作为 2010 年以来得到重点关注和广泛应用的封装技术，通过用 3D 设备取代单芯片封装，可以实现相当大的尺寸和重量降低。这些减少量的大 小部分取决于垂直互连密度和可获取性（accessibility）和热特性等。与传统封装相比，使用 3D 技术可以实现 40～50 倍的尺寸和重量减少。

人工智能、数据中心引领先进封装市场持续成长

随着摩尔定律的放缓，先进制程的推进的成本越来越高，先进封装能以更加具有性价比的方式提高芯片集成度，提高芯片互联速度，实现更加高的带宽，已经得到了越来越广泛的应用。在高端消费电子、人工智能、服务器、汽车等领域，先进封装已经渗透进各个行业的终端应用中。

在 AI 领域，算力和功耗是 AI 芯片关键的指标。随着摩尔定律的放缓，单纯依靠先进制程来提升算力性价比越来越低，先进封装发挥着越来越关键的作用。目前英伟达、amd 的 AI 芯 片均采用了台积电的 Cowos 先进封装，CoWoS 是一种 2.5D、3D 的封装技术，可以分成 CoW 和 WoS 来看。Cowos 先将芯片通过 Chip on Wafer（CoW）的封装制程连接至硅晶圆，再把 CoW 芯片与基板（Substrate）连接，整合成 CoWoS。在硅中介层中，台积电使用微凸块（μBmps）、硅穿孔（TSV）等技术，代替传统引线键合用 于裸片间连接，大大提高了互联密度以及数据传输带宽。相较于传统的芯片封装技术，CoWoS 技术有以下几个优势：高度密集：此技术可以使多个芯片在一个封装中实现高度集成，从而可以在更小的空间内提 供更强大的功能。高速和高可靠性：由于芯片与晶圆直接相连，从而可以提高信号传输速度和可靠性。同时，此技术还可以有效地缩短电子器件的信号传输距离，从而减少传输时延和能量损失。高性价比：CoWoS 技术可以降低芯片的制造成本和封装成本，因为它可以避免传统封装技术 中的繁琐步骤（例如铜线缠绕、耗材成本高等），从而可以提高生产效率和降低成本。目前大部分 AI 芯片均采用 HBM 存储，HBM 的高焊盘数和短迹线长度要求需要 2.5D 先进封装 技术，因此目前几乎所有的 HBM 系统都封装在 CoWoS 上。

对于 AI 芯片厂商，Cowos 不仅可以提高系统性能，还可以降低功耗、缩小封装尺寸，获得了 AI 芯片厂商广泛采用，英伟达的 H100、AMD 的 MI300 等热门 AI 芯片均采用了 Cowos 封装。在 AI 芯片需求等推动下，台积电 Coows 产能持续吃紧，2023 年底产能 15000 片每月， 预计 CoWoS 封装的月产能预计将在 2024 年第一季度达到 17000 片晶圆。台积电还为 CoWoS 生产分 配更多晶圆厂产能，这将导致 2024 年 CoWoS 封装的月产能逐季增加，达到 26000-28000 片晶圆。在人工智能、自动驾驶等算力需求暴涨的背景下，先进封装在提高芯片集成度、缩短芯片距 离、加快芯片间电气连接速度以及性能优化的过程中扮演了越来越重要角色。根据市场调研机构 Yole 数据预测，全球先进封装市场规模将由 2022 年的 443 亿美元，增长 到 2028 年的 786 亿美元，年复合成长率为 10.6%，增速远高于传统封装。

台积电为全球先进封装龙头，中国大陆占比持续提高

中国大陆先进封装占比持续提高

2022 年全球先进封装厂商主要以中国台湾、中国大陆、美国厂商为主。芯思想研究院 （ChipInsights）发布 2022 年全球委外封测（OSAT）榜单，榜单显示，2022 年委外封测整 体营收较 2021 年增长 9.82%，达到 3154 亿元；其中前十强的营收达到 2459 亿元，较 2021 年增长 10.44%。

根据总部所在地划分，前十大委外封测公司中，中国台湾有五家（日月光 ASE、力成科技 PTI、 京元电子 KYEC、南茂科技 ChipMOS、颀邦 Chipbond），市占率为 39.36%，较 2021 年的 40.58% 减少 1.22 个百分点；中国大陆有四家（长电科技 JCET、通富微电 TFMC、华天科技 HUATIAN、 智路封测），市占率为 24.54%，较 2021 年 23.53%增加 1.01 个百分点；美国一家（安靠 Amkor）， 市占率为 14.08%，相较 2021 年的 13.44%增加 0.64 个百分点。

近年来，国内厂商先进封装技术快速发展，在全球的市场份额不断提高，中国大陆先进封装产值占全球比例也不断提升，由 2016 年的 10.9%增长至 2020 年的 14.8%，随着我国封测行业的不断发展，预计我国先进封装产值占全球比重有望进一步提高，2022年达到 16.8%。

台积电为全球先进封装龙头

从全球来看，台积电是先进封装的龙头，目前全球 AI 芯片龙头英伟达、AMD 领先的 AI 芯 片都采用了台积电的先进封装解决方案。台积电推出的 3DFabric，搭载了完备的 3D 硅堆栈（3D Silicon Stacking）和先进的封装技 术。3DFabric 是由台积电前端 3D 硅堆栈技术 TSMC SoIC 系统整合的芯片，由基板晶圆上封 装（Chip on Wafer on Substrate, CoWoS）与整合型扇出（Integrated Fan-Out, InFO）的后端 3D 导线连接技术所组成，能够为客户提供整合异质小芯片（Chiplet）的弹性解决方案。该项技术先后被用于赛灵思的 FPGA、英伟达的 GPU 以及 AMD 的 CPU、GPU 等产品。

Intel 主导的 2.5D 封装技术为 EMIB，使用多个嵌入式包含多个路由层的桥接芯片，同时内嵌至封装基板，达到高效和高密度的封装。由于不再使用 interposer 作为中间介质，可以去掉原有连接至 interposer 所需要的 TSV，以及由于 interposer 尺寸所带来的封装尺寸的限制，可以获得更好的灵活性和更高的集成度。相较于 MCM 和 CoWoS 技术，EMIB 技术获得更高的集成度和制造良率。英特尔对各种先进封装产品组合 (如 Foveros、EMIB 和 Co-EMIB) 的投资是实施公司新领导层所公布的 IDM2.0 战略的关键。

三星也在积极投资先进的封装技术，以满足 HPC 应用在异质芯片整合的快速发展。2020 年 8 月，三星公布了 X Cube 3D 封装技术。在芯片互连方面，使用成熟的硅通孔 TSV 工艺。目前 X Cube 能把 SRAM 芯片堆叠在三星生产的 7nm EUV 工艺的逻辑芯片上，在更易于扩展 SRAM 容量的同时也缩短了信号连接距离，提升了数据传输的速度。此后发布的 I-Cube 可以将一个或多个逻辑 die 和多个 HBM die 水平放置在硅中介层，进行异构集成。

日月光凭借在 FOCoS 先进封装技术的布局，是目前在封测代工厂中唯一拥有超高密度扇出解决方案的供应商。日月光的 FOCoS 提供了一种用于实现小芯片集成的硅桥技术，称为 FOCoSB（桥），它利用带有路由层的微小硅片作为小芯片之间的封装内互连，例如图形计算芯片 (GPU)和高带宽内存(HBM)。硅桥嵌入在扇出 RDL 层中，是一种可以不使用硅中介层的 2.5D 封 装方案。与使用硅中介层的 2.5D 封装相比，FOCoS-B 的优势在于只需要将两个小芯片连接在 一起的区域使用硅片，可大幅降低成本。

国内企业先进封装进展：长电、通富为国内龙头，盛合精微进展迅速

国内先进封装厂中，长电科技、通富微电、华天科技、甬矽电子、盛合精微等均有深入积累 和布局，部分龙头公司在先进封装技术上与海外龙头技术水平已经比较接近。长电科技是国内封测龙头，公司推出的高密度多维异构集成技术平台 XDFOI™可实现 TSVless 技术，达到性能和成本的双重优势，重点应用领域为高性能运算如 FPGA、CPU/GPU、AI、 5G、自动驾驶、智能医疗等。XDFOI™是一种以 2.5D TSV-less为基本技术平台的封装技术，在线宽/线距可达到 2μm/2μm 的同时，还可以实现多层布线层，以及 2D/2.5D 和 3D 多种异 构封装，能够提供小芯片（Chiplet）及异构封装的系统封装解决方案。目前长电先进 XDFOI™ 2.5D 试验线已建设完成，并进入稳定量产阶段，同步实现国际客户 4nm 节点多芯片系统集成 封装产品出货。

通富微电是我国营收第二的封测厂商，在先进封装方面公司已大规模生产 Chiplet 产品，7nm 产品已大规模量产，5nm 产品已完成研发即将量产。公司的 VisionS 2.5D/3D Chiplet 面向 高性能计算应用。公司面向 3D 堆叠内存布局了 TSV+micro-bump，面向混合键合布局了 bump-less，开发 TCB 技术和优化治具和工艺参数将凸点间距推进至<40μm；10 万个凸点共面度 <15μm，以破解高密度 Chiplet 封装技术难点。华天科技目前已建立三维晶圆级封装平台—3D Matrix，该平台由 TSV、eSiFo（Fan-out）、 3D SIP 三大封装技术构成。凸点间距也将推进至 40μm ,该技术的目标应用主要是 Al、loT、 5G 和处理器等众多领域。

盛合晶微以先进的 12 英寸凸块和再布线加工起步、向国内外客户提供优质的中段硅片制造和测试服务。公司是中国境内早期致力于 12 英寸中段硅片制造的企业，其 12 英寸高密度凸块（Bumping）加工、12 英寸硅片级尺寸封装（WLCSP）和测试（Testing）达到世界一流水 平。目前，盛合晶微可提供基于硅通孔（TSV）载板、扇出型和大尺寸基板等多个不同平台的多芯片高性能集成封装一站式量产服务，人工智能、数据中心、智能手机领域需求。在下游需求快速增长的推动下，公司营收增长迅速，2022 年的营收约为 2.7 亿美元，折合人 民币约 18 亿元，同比增长 17%。其中，2022 年下半年环比上半年实现了近 40%的增长。

2.先进封装推升前道和后道设备需求共同成长，国产替代全方位推进

2.1.先进封装与前道制程部分重叠，将推升前道和后道设备需求共同成长

传统封装一般在封测厂完成，先进封装越来越向前道晶圆厂工艺渗透，先进封装技术主要包含倒装（FlipChip），凸块（Bumping），晶圆级封装（Waferlevelpackage），2.5D 封装 （interposer，RDL 等），3D 封装（TSV）等封装技术，新的技术带来的新的设备和工艺需求。

以凸块（Bumping）工艺为例，凸块（Bumping）主要是目的是凸块制造过程一般是基于定制 的光掩模，通过真空溅镀、黄光、电镀、蚀刻等环节而成，该技术是晶圆制造环节的延伸， 也是实施倒装（FC）封装工艺的基础及前提。根据凸块材料的不同，凸块工艺可分为四类：金凸块工艺、铜柱凸块工艺、铜镍金凸块工艺、锡凸块工艺。

1.金凸块工艺：（1）溅镀，用高速离子对金属进行轰击，使其表面沉积一层金属层；（2）上胶，在晶圆表面涂一层光刻胶，再通过光模板进行曝光，浸入显影液后胶部分溶解，从而在光刻胶上对凸块位置开窗；（3）电镀，将晶圆浸入电镀液，在电流差的作用下金属离子移动到开窗位置形成凸块；（4）去胶、蚀刻，去除多余的光刻胶并通过蚀刻去除凸块周围的金 属层。

2.铜柱凸块工艺：（1）再钝化，在晶圆上的凸块位置附近涂抹聚合物或金属形成钝化层，以提供芯片保护及结构支撑作用；（2）溅镀；（3）上胶；（4）电镀；（5）去胶、蚀刻；（6） 回流，运用助焊剂对焊料进行多次回流，形成光滑的截球形凸块。

3.铜镍金凸块工艺：工艺流程与金凸块工艺流程相似，区别在于（1）铜镍金凸块的表面面积 更大，改变了芯片的部分线路结构，键合灵活性更高；（2）凸块中铜占比较高，大幅降低成 本和导通电阻。

4.锡凸块工艺：工艺流程与铜柱凸块工艺流程相似，区别在于（1）球体体积更大，是铜柱凸 块尺寸的 3-5 倍，可焊性更强（也可以采用电镀工艺回流形成大直径锡球）；（2）分为电 镀焊锡和植球焊锡两类，前者尺寸更小，可用于小尺寸封装，后者使用更大的焊锡球来形成 接点，可以增加元件与基板底材之间的距离，缓冲基板与元件间因热膨胀差异而产生的应力，增加元件的可靠性。凸块涉及的半导体封装设备和材料领域包括光刻机、涂胶显影设备、刻蚀设备、清洗设备、 键合设备等。

Redistribution layer (RDL)，是添加到集成电路或微芯片中以重新分配电气连接的金属层。这种 RDL 技术是一种用于集成电路（IC）的先进封装解决方案，允许将多个芯片集成到单个封装中。它是在介电层顶部创建图案化金属层的过程，该金属层将 IC 的输入/输出（I/O）重 新分配到新位置。新位置通常位于芯片的边缘，这允许使用标准表面贴装技术（SMT）将 IC 连接到印刷电路板（PCB）。RDL 工艺需要曝光、PVD 等设备，具体工艺流程如下：（1）再钝 化形成绝缘层并开口；（2）利用旋涂膜技术涂覆烘烤后形成种子层；（3）上光刻胶，曝光 显影后形成线路图再电镀铜垫；（4）去胶、刻蚀；（5）第一层布线完成后重复步骤，开始 形成第二层。RDL 工艺主要增加了对曝光、薄膜沉积、刻蚀、电镀等设备需求。

TSV(Through Silicon Via)中文为硅通孔技术。它是通过在芯片与芯片之间、晶圆和晶圆之间制作垂直导通；TSV 技术通过铜、钨、多晶硅等导电物质的填充，实现硅通孔的垂直电气互联，这项技术是目前唯一的垂直电互联技术，是实现 3D 先进封装的关键技术之一。TSV 工艺流程依次为：（1）首先使用光刻胶对待刻蚀区域进行标记，然后使用深反应离子刻蚀（DRIE）法在硅片的一面刻蚀出盲孔；（2）依次使用化学沉积（PECVD）形成二氧化硅（SiO2）绝缘层、使用物理气相沉积（PVD） 的方法沉积钛（Ti）形成阻挡层、铜（Cu）作为种子层，避免 TSVs 与衬底之间形成通路；（3）运用化学电镀在盲孔中填充金属导体，其导体种类通常为多晶硅、钨、铜等；（4）使用化学机械抛光（CMP）法将硅晶圆表面上多余的铜去除。（5）在硅晶圆上有盲孔的一面上制作电路层（RDL）。（6）使用可溶胶把硅晶圆上有电路层（RDL）的一面粘合在载体晶圆上。（7）使用化学机械抛光（CMP）和背面磨削法将盲孔中电镀铜柱的另一端暴露出来。（8）在暴露出电镀铜后的硅晶圆的背面开始制作电路层和微凸点下的铜垫（UBM）。（9）在硅晶圆背面开始制作微凸点。(10)将制作了微凸点的晶圆从载体晶圆上取下然后清除晶圆正面的可溶胶。总体来看，TSV 工艺涉及到的关键技术主要包括通孔刻蚀、通孔薄膜淀积(SiO2 钝化层、阻挡 层、种子层沉积)、通孔填充、化学机械抛光(CMP)等关键技术，涉及的设备包括光刻机、刻 蚀机、晶圆减薄机、掩膜设备、涂胶机、电镀设备等。

2.2.先进封装设备竞争格局：国产替代全方位推进

按照设备种类来分，封装设备大致可分为如下几类，分别是固晶机、引线键合机、电镀设备、 塑封机、检测设备、划片机、减薄机。据 TechInsights 数据显示，截止 2022 年 12 月，全球 封装设备市场规模为 58 亿美元，其中 Die Attach（固晶机）的比例为 24%，与 Wire Bonding （引线键合机）并列第一，市场规模约为 14 亿美元。排名第三的为 Packaging（封装机）， 占比为 15%。

从竞争格局来看，全球封装设备市场基本由 ASMPT、K&S、Besi、Disco 等海外厂商垄断，其 中 K&S 在引线键合设备方面全球领先，ASMPT、Besi 垄断固晶机市场，Disco 垄断全球划片机和减薄机市场，行业竞争格局高度集中。

固晶机：ASMPT、Besi 为全球龙头，国内华封科技实现高端 IC 固晶机突破

固晶机（Diebonder），也称贴片机，主要将芯片从已经切割好的晶圆（Wafer）上抓取下来，并安置在基板对应的 Dieflag 上，利用银胶（Epoxy）把芯片和基板粘接起来。贴片机可高速、高精度地贴放元器件，并实现定位、对准、倒装、连续贴装等关键步骤。先进封装贴片机分为 FC 封装贴片机、FO 封装贴片机和 2.5D/3D 贴片机。尖端的先进封装贴片机设备为 TSV/3D 封装以及晶圆级封装的贴片机。

ASMPT、Besi、Ficontec、新益昌等是全球主要的固晶机生产商。Yole Development 数据显 示，2018 年，ASMPT 占据全球固晶机 31%的市场份额；Besi 紧随其后，市占率 28%；Ficontec 市占率 17%；新益昌位列第四，市占率 6%。总体来看，在中低端市场国产固晶机已具备了国际竞争力，比如 2023 年 LED 固晶机国产化 率达到 90%；但在 IC 高端市场的国产化率依然偏低，才刚突破 10%。LED 领域，国内比如新 益昌、凯格精机均占据较高的份额，高端的 IC 领域，陆续有多家厂商实现突破，其中华封科 技是国产 IC 贴片机龙头，公司的贴片机产品对先进封装贴片工艺实现了全面覆盖，包括 FOWLP(Face Up/Down)、POP、MCM、EMCP、Stack Die、SIP、2.5D/3D、FCCSP、FCBGA，已覆 盖国内前十的国内客户，和国际排名前十中的七家客户，也是近年在先进封装领域唯一获得 日月光、矽品、NEPES、通富多个头部厂商大量复购的设备企业。

随着先进封装的发展，封装工艺向前道晶圆制造渗透，带动光刻机、涂胶显影、薄膜沉积等前道设备需求提高，国内前道设备厂商持续发力。

光刻机：日本佳能为全球龙头，国内上海微电子、芯碁微装进展迅速

封装光刻主要用在后道工艺的芯片封装环节，如在 2.5D/3D、RDL，TSV， Bump、WaferLP 等 封装。与前道晶圆制造光刻机不同，后道光刻机不像制造逻辑芯片那样精密复杂，常规 G/I 线光刻机就可以满足要求。从竞争格局来看，前道的光刻机基本被荷兰的 ASML 垄断，后道的封装光刻机，日本的佳能、尼康等具备明显竞争优势。佳能在 2021 年 4 月发售面向后道工序的半导体光刻机新产品——i 线步进式光刻机 2 “FPA5520iV LF Option”。该产品实现了面向先进封装的 52×68mm 大视场曝光，解析度达 1.5µm。可满足异构封装 6 等多种先进封装技术的需求。另外，佳能还于 2023 年 1 月发售半导体光刻机新产品——i线步进式光刻机“FPA-5520iV LF2 Option”，通过半导体芯片层叠而实现高性能的 3D 技术。新产品是通过 0.8μm 的高解像力和曝光失真较小的 4 个 shot 拼接曝光，使 100×100mm 的超大视场曝光成为可能，从而实现 2.5D 和 3D 技术相结合的超大型高密度布线封装的量产。

从国内来看，上海微电子是封装光刻机龙头，根据国产光刻机龙头上海微电子的数据显示， 2023 年其在后道光刻机市场的市场份额达到 37%，国内份额达到 80%以上。公司 SSB500 系列 步进投影光刻机主要应用于 200mm/300mm 硅片尺寸的集成电路先进封装领域，包括 Flip Chip、 Fan-InWLP、Fan-Out WLP 和 2.5D/3D 等先进封装形式，可满足 Bumping、RDL 和 TSV 等制程 的晶圆级光刻工艺需求。2022 年上海微电子制造的中国首台 2.5D/3D 封装光刻机下线交付，本次发运的封装光刻机主 要用于高端数据中心的高性能计算芯片和高端 AI 芯片等高密度异构集成芯片。

芯碁微装是国产直写光刻设备龙头，公司 WLP 系列 （WLP2000），用于 12inch/8inch 集成电 路先进封装领域，包括 FlipChip、Fan-In WLP、Fan-OutWLP 和 2.5D/3D 等先进封装形式。2022 年 9 月公司就已交付 WLP2000 晶圆级封装直写光刻机，WLP2000 采用先进的数字光刻 技术，无需掩模板，可直接将版图信息转移到涂有光刻胶的衬底上，主要应用于 8inch/12inch 集成电路先进封装领域，包括 Flip Chip、Fan-In WLP、Fan-Out WLP 和 2.5D/3D 等先进封 装形式，WLP2000 是其在晶圆级封装领域自主研发的具有自动再布线（RDL）功能的光刻设备， 各项性能指标已达国际先进水平。

薄膜沉积、刻蚀设备：北方华创、中微公司为国内龙头，已经推出先进封装相关产品

北方华创：在先进封装领域，针对 Flip chip Bumping、Fan-Out、WLCSP、2.5D/3D TSV 等技 术，北方华创为客户量身打造的刻蚀设备、沉积设备、炉管设备等已经实现了在主流先进封 装企业的批量生产，并不断获得客户的重复采购订单。中微公司：公司等离子体刻蚀设备可用于先进封装生产线，其深硅刻蚀设备 Primo TSV 200E、 Primo TSV 300E 可用于 IC 3D 封装、CMPS、MEMS 等。在晶圆级封装、2.5D 封装和 MEMS 系统 等领域公司持续获得重复订单，在 12 英寸 3D 芯片的 TSV 刻蚀工艺上成功验证。

涂胶显影：芯源微为国内龙头

芯源微是国内涂胶显影设备龙头，目前公司应用于集成电路制造后道先进封装领域的喷胶机、涂胶/显影机和清洗机等产品已通过 SEMIS2 国际安规认证，为公司进入国际半导体设备供应商体系奠定了良好的基础。

CMP 设备、减薄设备：华海清科为国内龙头

华海清科是国内 CMP 设备、减薄设备龙头，公司用于先进封装的 CMP 设备已批量交付客户大生产线，新开发的 12 英寸超精密减薄机各项性能指标达到预期目标，已经发往客户端进行验证。

电镀设备：盛美上海为国内龙头

盛美上海在先进封装领域拥有较为完整的产品线，从电镀设备到涂胶、显影、湿法刻蚀、湿法去胶、金属剥离、无应力抛光先进封装平坦化以及清洗设备都有。在电镀设备方面，公司镀铜设备可用于前道的先进封装，目前已经拓展到第三代的半导体电镀，并且已经在客户端得到部分验证。此外，公司已经开始有台湾的客户在内地的工厂采购了公司的镀铜设备，并且也给了重复订单。未来，公司有机会让镀铜设备进入中国台湾地区市场，并在韩国、美国等开拓镀铜设备市场，将镀铜设备推向全球，完成全球化布局。

键合设备：应材为全球龙头，国内拓荆科技等已经推出对标产品

先进封装之前都是采用焊锡球凸点(solder bump)或微凸点（Micro bump）来实现芯片与基板，芯片与中介层(interposer), 芯片与芯片间的电连接，当接触间距减小到 10μm 左右时， 焊球尺寸的减小会增加金属间化合物 (IMC) 形成的风险，从而降低导电性和机械性能。这 时候就需要一种新的工艺来解决bump 间距小于 10 微米芯粒间键合的问题，混合键合以细间 距（<1 – 20μm）形成直接铜-铜键合，或将广泛替代微凸块和铜柱凸块。混合键合可以在 1 平方毫米的空间内，可以连接 10,000 到 100,000 个通孔，与使用焊球相 比，这可以大大扩展 I/O 提供更小、更简单的电路，不需要作扇入和扇出就可以相互叠加。目前主要有三种方法可以实现混合键合：晶圆到晶圆 (W2W) 和芯片到晶圆 (D2W) ，芯片到 晶圆 (C2W) 工艺正在深入研究开发中。

全球来看，应用材料，日本 EVG、德国的 SUSS MicroTec 等企业在相关设备处于领先地位。2023 年 7 月，应用材料公司推出利用混合键合和硅通孔新技术推进异质芯片集成方案，可帮助芯片制造商使用混合键合和硅通孔 (TSV) 将小芯片集成到先进的 2.5D 和 3D 封装中。

EVG 是全球晶圆键合机的领跑者，其永久键合系统包括系列晶圆键合机，提供的总体拥有成本 (TCO)，以及多种设计功能来优化键合良率。德国的 SUSS MicroTec 拥有小于 100 nm 的高精度，支持 D2W 和 W2W 混合键合，重点关注 3D 堆叠存储器或 3D SOC 等非常苛刻的应用。国产设备方面，华卓精科、拓荆科技、芯源微等均实现突破， 华卓精科：公司开发了 HBS 系列全自动晶圆混合键合系统是自动化程度、集成度很高，对准 精度为 200nm，真正实现了室温的直接键合工艺。拓荆科技：圆对晶圆键合产品（Dione 300）已通过客户验收，并获得了重复订单，芯片对晶 圆键合表面预处理产品（Pollux）已出货至客户端验证。芯源微：公司生产的临时键合机、解键合机均已进入客户验证阶段。

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文章来源：报告研究所